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对于低时延无线系统,有哪些设计因素是要注意的?

对于低时延无线系统,有哪些设计因素是要注意的?

RFID行业动态无线通信网络的设计通常侧重考虑带宽、工作频率和时延等因素。本文将着重介绍实现低时延性能的设计考虑因素,特别是从设备首次接收到信号,到信号到达其最终目的地之间的时间如何实现最小化。通常,这种功能性时延对许多应用系统和用户都非常关键,如电信运营商采用的低时延通信系统和应用,以及高频交易无线网络的用户。



在信号传输过程中,有很多地方都会发生延迟,从入射无线信号与天线交互,直到信号所包含的信息可以被使用或到达接收器等。要计算时延,有许多因素需要考虑。本文研究与软件定义的无线电(SDR)设置相关联的时延,该设置连接外部主机系统以运行额外的应用逻辑。因此,整个系统的总时延可以是以下时延之和;
˙无线链群时延
˙转换器
˙传输层(位于转换器和处理器之间)
˙DSP/处理
˙板外网络层
˙应用层
无线电链
无线电链群时延是信号从RF输入传播到转换器所花费的时间。造成时延的因素有很多,包括天线与转换器之间的布线,以及PCB本身的走线时延。时延的大小取决于所用的电介质和导体的几何形状,并且与频率有关,通常测得的时延约为5-10ps/mm。一般来说,介电常数越高,传播距离越长,群时延就越大。在大型无线电链路上,甚至会表现为纳秒级的累积时延。
除了传播时延,设计中的物理组件也影响群时延。特别是滤波器、放大器和比较器,通常都会对设备造成额外的群时延。一些要求苛刻的应用通常都要求测量或模拟整个无线电链的群时延,从而更好地了解时延的来源。
整个无线电链的时延通常为数百皮秒到数十纳秒不等,具体取决于设计和应用。
转换器
信号经过无线电链之后,下一步就到达转换器。在这一步需要考虑模拟采样和数字转换之间的时间。其中,在接收路径上与模数转换器(ADC)有关,在发送路径与数模转换器(DAC)有关。在这两种情况下,模拟采样与其数字表达之间的时延与许多因素相关,包括板载DSP(插值、通道化、滤波、上转换或下转换)以及数字传输机制(并行LVDS或串行JESD204链路)。变换器的复杂性增加,与之相关的时延也会增加。选择具有低时延无线电的变换器,其关键是尽最大程度地减少DSP的使用,并通常着眼于高采样率和尽可能小的数字缓冲器。
传输层和DSP
在转换器和主机应用之间,通常会用到FPGA或专用ASIC,以支持各种DSP和调制/解调。这些器件通常包括影响时延的多个过程,比如传输层缓冲、收发器/ SERDES时延、DSP、缓冲,以及组帧/解帧。尽管这些过程对功能而言是必要的,但根据执行的DSP数量和额外的应用处理,时延对整个系统的影响可能相当大。因此,需要将传输层视为不同的传输层部分(以太网、InfiniBand、PCIe、JESD204)进行检查,并在器件和主机端采取不同的时延与性能平衡方案。
传输层的选择会影响应用侧的时延,因为易于在逻辑或硬件中实现的设计,可能会带来软件、可维护性或成本方面的复杂性,或者性能方面的折衷。因此,我们必须仔细审查不同标准的影响,才能最好地确定最佳的传输层实现。
有些应用对时延非常敏感,这类应用的无线设计是一个挑战,可能需要做很多折衷考虑。从PCB裸板所用的材料,到FPGA上实现DSP的复杂性,以及所用的网络层,所有这些都是设计要考虑的重要因素。幸运的是,这些折衷都可以量化,可以帮助确保在不牺牲其它性能要求的情况下,满足系统的时延要求。在尝试设计新系统之前,先搜索已商用的软件定义无线电(SDR)解决方案会非常有用。因为这些方案都经过精心设计,可以满足各种应用的极低时延要求。

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